Elektronik / FPGA-IP-Kerne
Benutzerhandbuch für das Low Latency 100G Ethernet Intel Stratix 10 FPGA IP Designbeispiel
Erfahren Sie, wie Sie das Low Latency 100G Ethernet Intel Stratix 10 FPGA IP Designbeispiel generieren, simulieren und testen. Dieser Leitfaden enthält Anweisungen zur Verwendung von Quartus Prime, System Console und Ethernet Toolkit.
Schnelle Antworten aus der Anleitung
Kurze Antwort
- Dieses Handbuch unterstützt Benutzer beim Generieren, Simulieren, Kompilieren und Testen des Designbeispiels für das Low Latency 100G Ethernet Intel Stratix 10 FPGA IP. S. 3
Wichtigste Schritte
- Design generieren S. 8, 9
- Design simulieren S. 9
- Design kompilieren S. 11
- Hardware testen S. 12
Erste Inbetriebnahme
- Projekt in Intel Quartus Prime Pro Edition erstellen oder öffnen S. 8
- Low Latency 100G Ethernet im IP Catalog auswählen S. 8
- Parameter konfigurieren und Design-Beispiel generieren S. 8, 9
Technische Daten
| Parameter | Wert | Hinweis | Seiten |
|---|---|---|---|
| CAUI-4 Schnittstelle | 25,78125 Gbps | Vier FPGA Hard-Serial-Transceiver-Lanes | S. 17 |
| Eingangstakt (clk50) | 50 MHz | Taktfrequenz für das Hardware-Designbeispiel | S. 18 |
| Referenztakt (clk_ref_r) | 644,53125 oder 322,265625 MHz | Referenztaktfrequenz | S. 18 |
Wo es im PDF steht
- Quick Start Guide S. 3, 16
- Design Example Description S. 17, 21
- Ethernet Toolkit Overview S. 22, 23
- Archives and Revision History S. 24, 25
Inhaltsverzeichnis
Abbildungen aus der Anleitung
Bild zum Vergrößern anklickenWichtige Informationen aus der Anleitung
Dieses Dokument dient als Leitfaden für das Low Latency 100G Ethernet Intel Stratix 10 FPGA IP Designbeispiel. Es unterstützt Benutzer bei der Generierung, Simulation und dem Testen des IP-Kerns auf dem Intel Stratix 10 GX Transceiver Signal Integrity Development Kit. Das Designbeispiel ermöglicht die Schätzung von IP-Kern-Fläche und Timing, die Verifizierung der Funktionalität durch Simulation sowie Hardware-Tests.
Generierung des Designs
Die Generierung des Designbeispiels erfolgt über den Parameter Editor in der Intel Quartus Prime Pro Edition Software:
- Erstellen oder öffnen Sie ein Projekt in der Intel Quartus Prime Pro Edition.
- Wählen Sie ein Gerät der Familie Intel Stratix 10 aus.
- Wählen Sie im IP Catalog 'Low Latency 100G Ethernet' aus.
- Konfigurieren Sie die Parameter im IP-Tab.
- Wählen Sie im Tab 'Example Design' die Optionen 'Simulation' (für Testbench) und 'Synthesis' (für Hardware-Design).
- Klicken Sie auf 'Generate Example Design', um die Dateien zu erstellen.
Simulation des Testbenchs
Um das Design zu simulieren, navigieren Sie in das Verzeichnis <design_example_dir>/example_testbench. Führen Sie das entsprechende Skript für Ihren Simulator aus (z. B. run_vsim.do für ModelSim). Ein erfolgreicher Testlauf sendet zehn Pakete, empfängt zehn Pakete und zeigt 'Testbench complete' an.
Kompilierung und Hardware-Konfiguration
Für die Hardware-Implementierung:
- Öffnen Sie das Projekt alt_e100s10.qpf im Verzeichnis hardware_test_design.
- Starten Sie die Kompilierung über das Menü 'Processing'.
- Verwenden Sie den Programmer in Quartus Prime, um die .sof-Datei auf das Stratix 10 Board zu laden (Modus: JTAG).
Testen des Hardware-Designs
Nach der Konfiguration können Sie das Design über die System Console testen:
- Öffnen Sie die System Console über 'Tools' > 'System Debugging Tools'.
- Navigieren Sie zum Verzeichnis hwtest und führen Sie source main.tcl aus.
- Verfügbare Befehle umfassen chkphy_status (Statusprüfung), loop_on (interner Loopback), start_pkt_gen (Paketgenerator starten) und chkmac_stats (MAC-Statistiken lesen).
Ethernet Toolkit
Das Ethernet Toolkit bietet eine grafische Oberfläche zur Echtzeit-Interaktion mit dem IP-Kern. Es ermöglicht das Überwachen von PHY- und MAC-Status, das Ausführen von Testprozeduren und das Konfigurieren von Loopback-Modi. Der Zugriff erfolgt über 'Tools' > 'System Debugging Tools' > 'System Console' in der Intel Quartus Prime Pro Edition.
Offizielle Quellen aus der Anleitung
Praktische Hilfe
Typische Probleme
Simulation schlägt fehl
Stellen Sie sicher, dass Sie einen unterstützten Simulator verwenden (z. B. ModelSim SE). Die Intel FPGA Edition unterstützt diesen IP-Kern nicht.
Hardware-Test schlägt fehl
Überprüfen Sie die JTAG-Verbindung und stellen Sie sicher, dass das Design korrekt auf das Stratix 10 Board geladen wurde.
Ethernet Toolkit zeigt keine Daten
Stellen Sie sicher, dass 'Enable JTAG to Avalon Master Bridge' in den IP-Einstellungen aktiviert ist und das Design neu kompiliert wurde.
Vor der Verwendung
- Intel Quartus Prime Pro Edition ist installiert.
- Stratix 10 GX Transceiver Signal Integrity Development Kit ist verfügbar.
- IP-Variante im IP Catalog wurde korrekt konfiguriert.
- Simulation und Synthese-Optionen im Parameter Editor wurden ausgewählt.
- Verilog HDL ist als Format gewählt (VHDL wird nicht unterstützt).
Abbildungen und Diagramme
- Das Blockdiagramm zeigt die Verbindung zwischen Client-Logik, MAC+PCS, Transceiver PHY und den JTAG-Schnittstellen für die Kommunikation mit der System Console.
Modellkompatibilität
- Nur Verilog HDL wird unterstützt.
- Erfordert Intel Quartus Prime Pro Edition.
- Ethernet Toolkit erfordert Version 19.4 oder höher.
Autor der Aufbereitung
Markus Weber
Dokumentationsanalyst
Bereitet PDF-Handbücher für klare Produktseiten auf und achtet darauf, dass technische Angaben präzise und nachvollziehbar bleiben.