Elektronik / FPGA-IP-Kerne
Benutzerhandbuch für Gowin 10G Serial Ethernet IP
Erfahren Sie, wie Sie das Gowin 10G Serial Ethernet IP konfigurieren und implementieren. Dieser Leitfaden enthält Details zu Schnittstellen, Port-Konfigurationen, AFE-Einstellungen und der IP-Core-Generierung für FPGA-Projekte.
Inhaltsverzeichnis
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Dieses Dokument beschreibt die Funktionen, die Konfiguration und die Implementierung des Gowin 10G Serial Ethernet IP. Es richtet sich an Entwickler, die das IP-Core in Gowin FPGA-Designs integrieren möchten. Die Informationen basieren auf der Gowin Software V1.9.9 oder höher.
Funktionsbeschreibung
Das 10G Serial Ethernet IP implementiert die Funktionen gemäß IEEE 802.3 Clause 49 für 10GBASE-R, einschließlich Physical Medium Attachment (PMA) und Physical Coding Sublayer (PCS). Es bietet eine XGMII-Schnittstelle gemäß IEEE 802.3 Clause 46.
Struktur
Das IP-Core besteht im Wesentlichen aus SerDes- und PCS-Modulen. Benutzer können das Gowin 10G Ethernet MAC IP aufrufen, um eine Schnittstelle zum XGMII herzustellen, oder ein eigenes MAC-Design implementieren. Die Kommunikation mit externen Geräten erfolgt über SFP+-Module.
Port-Konfiguration
Die I/O-Ports variieren je nach verwendetem Gerät (GW5AT-138/75 oder GW5AT-60/15). Wichtige Schnittstellen umfassen:
- Reset-Signale: Asynchrone Resets für RX und TX (aktiv-niedrig), verfügbar für GW5AT-138/75.
- Taktsignale: Erfordert präzise Taktung (156.25 MHz oder 125 MHz mit PLL).
- XGMII-Schnittstelle: 64-Bit-Schnittstelle für Daten und Steuerung.
- Status- und Debug-Schnittstellen: Ermöglichen die Überwachung von Link-Status, BER (Bit Error Rate) und SerDes-PLL-Lock.
Parameter-Konfiguration
Die statischen Parameter können über den IP Core Generator konfiguriert werden:
- PHY-Konfiguration: Auswahl von Lane, Loopback-Modus, Leitungsrate (10.3125Gbps) und Referenztaktquelle.
- AFE (Analog Front End): Konfiguration des differenziellen Signalhubs (Differential Swing) und der FFE-Koeffizienten (Feed-Forward Equalization) zur Sicherstellung der Signalintegrität.
- SD-Schwellenwert: Einstellbar für die RX-Signalerkennung.
Schnittstellen-Konfiguration
Die Konfiguration erfolgt über den IP Core Generator in der Gowin IDE:
- Öffnen Sie den IP Core Generator über den Tab "Tools".
- Wählen Sie "SerDes" und konfigurieren Sie die allgemeinen Einstellungen (Gerät, Sprache).
- Wählen Sie "10G Serial Ethernet" im Protokoll-Menü.
- Passen Sie die PHY- und AFE-Parameter an und generieren Sie die IP-Dateien.
Referenzdesign
Das Referenzdesign nutzt das Entwicklungsboard DK_START_GW5AT-LV138FPG676A_V2.0. Es demonstriert die Verbindung zwischen dem FPGA, einem 10G SFP+-Modul und der Taktversorgung über SMA-Anschlüsse.
Praktische Hilfe
Typische Probleme
RX-Daten werden nicht erkannt
Überprüfen Sie, ob das empfangene Differenzsignal den konfigurierten SD-Schwellenwert überschreitet.
PLL-Lock-Fehler
Stellen Sie sicher, dass die Taktfrequenz (125MHz/156.25MHz) korrekt konfiguriert ist und die PLL-Lock-Signale korrekt verbunden sind.
Vor der Verwendung
- Stellen Sie sicher, dass die Gowin Software V1.9.9 oder höher installiert ist.
- Überprüfen Sie, ob das Zielgerät (z.B. GW5AT-138/75 oder GW5AT-60/15) unterstützt wird.
- Stellen Sie sicher, dass die Taktquelle (125MHz oder 156.25MHz) korrekt angeschlossen ist.
- Verifizieren Sie die SFP+-Modulverbindung für die Ethernet-Übertragung.
Abbildungen und Diagramme
- Blockdiagramm zeigt die Verbindung zwischen User Logic, MAC IP und dem 10G Serial Ethernet IP.
- Taktverbindungsdiagramme zeigen die korrekte Einbindung von PLLs für verschiedene Referenztaktfrequenzen.
Modellkompatibilität
- Unterstützt IEEE 802.3 Clause 49 (10GBASE-R).
- Spezifische Funktionen wie BER-Monitor und 64/66B-Fehlerstatistik sind nur für GW5AT-138/75 verfügbar.
Autor der Aufbereitung
Markus Weber
Dokumentationsanalyst
Bereitet PDF-Handbücher für klare Produktseiten auf und achtet darauf, dass technische Angaben präzise und nachvollziehbar bleiben.